ID Artikel: 000086819 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/06/2021

Mengapa jam yang tidak dibatasi dilaporkan dalam laporan Jam Penganalisis Waktu saat menggunakan IP EMIF DDR4 Intel® Stratix® 10?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Jam yang tidak dibatasi dapat dilaporkan dalam laporan Jam Penganalisis Waktu saat clock referensi PLL dibagikan di beberapa Intel® Stratix® 10 IP EMIF karena kabel clock referensi PLL dirutekan ke PLL yang tidak digunakan di kolom I/O dan Fitter mengenalinya sebagai sumber daya clock.

    Misalnya, Anda mungkin melihat pesan jam tidak dibatasi serupa seperti yang ditunjukkan di bawah ini.

    emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ; ; Dasar; Tidak dibatasi ;

    Resolusi

    Anda dapat dengan aman mengabaikan jam yang tidak dibatasi ini karena tidak digunakan dalam desain.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.