ID Artikel: 000086848 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 26/09/2019

Mengapa Intel® Quartus® Prime Timing Analyzer mengabaikan batasan waktu untuk Intel® Arria® 10/Cyclone® 10 Hard IP untuk PCI Express*?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Intel® Quartus® Prime Edisi Pro versi 19.2 dan sebelumnya, Intel® Quartus® Prime Timing Analyzer akan mengabaikan batasan waktu untuk Intel® Arria® 10/Cyclone® 10 Hard IP untuk PCI Express* jika Anda memiliki pernyataan hasil yang digunakan dalam kode VHDL atau Verilog Anda untuk membuat IP di desain Anda. Masalah ini terjadi karena pernyataan hasil akan membuat "\" sebagai jalur hierachy yang tidak dikenali oleh berkas Intel Arria 10/Cyclone 10 Hard IP untuk PCI Express* SDC (Synopsys* Design Constraint).

    Resolusi

    Untuk mengatasi masalah ini, unduh Intel® Arria® 10/Cyclone® 10 Hard IP untuk file PCI Express* SDC dan ganti altera_pci_express.sdc dalam //altera_pcie_a10_hip/synth.
    Masalah ini telah diperbaiki berawal dari Intel® Quartus® perangkat lunak Prime Edisi Pro versi 19.3.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Cyclone® 10 FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.