Karena masalah dalam perangkat lunak Intel® Quartus® Prime Edisi Pro versi 19.2 dan sebelumnya, Intel® Quartus® Prime Timing Analyzer akan mengabaikan batasan waktu untuk Intel® Arria® 10/Cyclone® 10 Hard IP untuk PCI Express* jika Anda memiliki pernyataan hasil yang digunakan dalam kode VHDL atau Verilog Anda untuk membuat IP di desain Anda. Masalah ini terjadi karena pernyataan hasil akan membuat "\" sebagai jalur hierachy yang tidak dikenali oleh berkas Intel Arria 10/Cyclone 10 Hard IP untuk PCI Express* SDC (Synopsys* Design Constraint).
Untuk mengatasi masalah ini, unduh Intel® Arria® 10/Cyclone® 10 Hard IP untuk file PCI Express* SDC dan ganti altera_pci_express.sdc dalam //altera_pcie_a10_hip/synth.
Masalah ini telah diperbaiki berawal dari Intel® Quartus® perangkat lunak Prime Edisi Pro versi 19.3.
