Karena masalah dalam Intel® Quartus® prime pro versi perangkat lunak 19.1 dan sebelumnya, proyek sistem prosesor keras (HPS) Intel Stratix® 10 dapat gagal konfigurasi perangkat. Proyek ini mungkin salah lulus kompilasi dengan penempatan pin tidak valid dari clock referensi HPS EMIF IP PLL dan pin RZQ.
Dalam antarmuka Intel® Stratix® 10 HPS EMIF, clock referensi PLL dan pin RZQ harus ditempatkan di bank IO 2M dengan alamat dan sinyal perintah. konfigurasi FPGA akan gagal jika pembatasan pinout ini tidak diikuti.
Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 19.2 dengan melaporkan galat selama kompilasi jika persyaratan penempatan pin tidak diikuti. Lihat Antarmuka Memori Eksternal Intel Stratix Panduan Pengguna IP 10 FPGA untuk informasi lebih lanjut tentang pembatasan penempatan pin HPS EMIF.
Jika Anda memiliki desain yang saat ini melewati konfigurasi perangkat FPGA dalam rilis lebih awal dari Intel® Quartus® Prime Pro Edition Software versi 19.2, yang gagal dalam kompilasi di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 19.2 dan yang lebih baru, maka Anda tidak perlu mengubah desain HPS EMIF tetapi memerlukan solusi.
Hubungi Intel untuk detail lebih lanjut.