ID Artikel: 000086912 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/09/2018

Apa perilaku sinyal status generator lalu lintas di Intel® Arria® 10 dan desain contoh IP Intel® Stratix® 10 EMIF?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
    Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Sinyal traffic_gen_pass akan menjadi tinggi jika tidak ada bit error dan pengujian loop untuk jumlah siklus tertentu. Dalam mode pengujian loop tak terbatas, sinyal traffic_gen_pass tidak akan pernah tinggi.

Sinyal traffic_gen_fail menjadi tinggi setiap kali sinyal pnf_per_bit (pnf = pass not fail) menjadi rendah, terlepas dari berapa banyak loop yang dijalankan pengujian.

Sinyal traffic_gen_timeout menjadi tinggi ketika ada waktu habis karena masalah pada generator lalu lintas.

Resolusi

Semua sinyal status generator lalu lintas akan tetap rendah jika antarmuka gagal dikalibrasi.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Stratix® 10 FPGA dan SoC FPGA
Intel® Arria® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.