ID Artikel: 000086924 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/08/2017

Mengapa kesalahan yang lebih bugar dengan tingkat tegangan yang berbeda pada Stratix 10 bank IO 3V?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika IO terkendala dengan standar IO yang berbeda di bank IO 3V yang berbeda, fitter gagal seperti pesan galat berikut.


    Galat (175020): Fitter tidak dapat menempatkan pin logika di wilayah (0, 12) ke (0, 14), yang membuatnya dibatasi, karena tidak ada lokasi valid di wilayah untuk logika jenis ini.
    Galat (19261): Sinyal xxx telah dibatasi ke lokasi yang merupakan pin tujuan ganda yang dapat digunakan oleh PCIe HIP sebagai nPERST.  Jika menggunakan sinyal sebagai nPERST, pilih IO_STANDARD 3V.  Jika Anda tidak menggunakan PCIe dan sengaja mencoba menggunakan standar non-3V pada pin ini, silakan tambahkan 'set_instance_assignment -name USE_AS_3V_GPIO ON -to local_rstn' ke file QSF Anda. Jika tidak, Anda dapat memindahkan sinyal ini ke lokasi lain. (1 lokasi terdampak)

    Resolusi

    Semua bank IO 3V harus didukung pada tegangan yang sama untuk Stratix 10.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.