ID Artikel: 000086944 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 31/01/2018

Mengapa Antarmuka Memori Eksternal Intel® Stratix® 10 IP DDR4 menunjukkan pelanggaran denyut nadi minimum pada clock wf_clk di Intel Quartus® Prime timing analyzer?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Intel® Quartus® Prime Pro versi 17.1.1, Anda mungkin melihat pelanggaran pengaturan waktu Lebar Denyut Minimum yang terkait dengan clock wf_clk_ di laporan TimeQuest Kompilasi Intel Quartus proyek yang mengimplementasikan Intel Stratix® 10 Antarmuka Memori Eksternal IP DDR4.

    Contoh pelanggaran timing Minimum Pulse Width dari proyek desain contoh Intel Stratix 10 DDR4 emif_s10_0|emif_s10_0_wf_clk_3 dengan kegagalan slack -0.058.

    Resolusi

    Pelanggaran lebar denyut minimum clock wf_clk dapat diabaikan.
    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel Quartus Prime Pro di masa depan.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.