ID Artikel: 000086981 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/05/2013

Stratix V Avalon-MM Hard IP untuk PCI Express IP Core Signal Change ketika Multiple Packet Per Cycle Diaktifkan

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Dalam perangkat lunak Quartus II versi 12.0, jika Anda mengaktifkan Multiple paket per siklus dalam Stratix V Hard IP untuk PCI Express IP Core GUI, port tingkat atas berikut berubah dari satu bit ke dua bit: rx_st_valid, rx_st_err, tx_st_valid, dan tx_st_err. Bit 1 dari setiap vektor dua bit berlaku untuk dua qword atas data. Bit 0 dari setiap vektor berlaku ke dua qword data yang lebih rendah. Stratix V Hard IP untuk Panduan Pengguna PCI Express mendefinisikan port ini sebagai satu Bit.

    Resolusi

    Masalah ini diperbaiki pada versi 12.0 SP1 dari Quartus II Perangkat lunak..

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.