ID Artikel: 000087119 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/01/2015

Panduan Pengguna Fungsi MegaCore Interlaken 50G Memberikan Informasi yang Tidak Mencukupi untuk Terhubung Arria 10 TX PLL

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Menurut Fungsi 50G Interlaken MegaCore Panduan Pengguna, logika pengguna harus mendorong tx_pll_locked masukan sinyal ke Arria 10 inti IP 100G Interlaken dengan LOGIS DAN pll_locked dari sinyal output Arria 10 TX Inti IP PLL. Namun, informasi ini tidak lengkap. Input sinyal ke LOGIS DAN juga harus mencakup kebalikan dari masing-masing Sinyal PLL pll_cal_busy TX.

    Untuk ilustrasi dalam kasus TX PLL eksternal tunggal, lihat Gambar 5-3, Arria 10 PLL ke Arria 10 100G Interlaken MegaCore Diagram Koneksi Fungsi, dalam "Migrasi IP Interlaken 100G Inti dari bab Stratix V hingga Arria 10 Perangkat" pada Arria 10 Panduan Migrasi.

    Resolusi

    Masalah ini tidak memiliki solusi. Pastikan Anda menghubungkan Arria 10 PLL TX eksternal ke inti IP 50G Interlaken Anda sesuai dengan instruksi di erratum ini.

    Masalah ini diperbaiki pada versi 14.1 dari Panduan Pengguna Fungsi MegaCore Interlaken 50G.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.