Masalah Kritis
Deskripsi
Beberapa konfigurasi reset sinkron tidak didukung oleh Pembangun SOPC. Jika ada kondisi berikut yang terpenuhi, HDL yang dihasilkan SOPC Builder gagal menghubungkan port reset:
- Port reset tidak terkait dengan clock.
- Port reset adalah antarmuka output dan tanpa Avalon (master atau slave) ada pada domain clock yang sama.
- Port reset adalah suatu input dan clock yang terkait adalah suatu Output.
Tidak ada validasi atau pesan generasi yang ditampilkan.
Resolusi
Untuk mengonfirmasi bahwa port reset tidak terhubung, lakukan hal berikut:
- Buka file desain tingkat atas yang dihasilkan oleh PEMBANGUN SOPC dalam editor teks. (File desain tingkat atas memiliki nama file yang sama dengan nama sistem dan ekstensi file yang sesuai ke bahasa HDL yang Anda pilih untuk generasi sistem.)
- Periksa instantiasi setiap modul. Untuk yang diberikan modul dengan nama X pada sistem SOPC Builder, modul/entitas yang bernama X diinisiasi dalam file desain tingkat atas. Dalam modul/entitas instantiation, port terhubung berdasarkan nama. Jika ada ketentuan tercantum di deskripsi Masalah terpenuhi, sinyal reset tidak terhubung ke bus reset global.
Jika Anda menemukan port reset yang tidak terhubung, lakukan salah satu hal berikut:
- Gunakan Editor Qsys. Pada menu Alat pada jendela Utama Quartus II, klik Qsys kemudian buka SOPC Builder Design File (.sopc) dan konversi file Anda sistem ke Qsys.
- Modifikasi HDL secara manual untuk menghubungkan reset. Jika reset
diharapkan untuk disinkronkan, Anda juga harus menerapkan secara manual
Sinkronisasi. Sinkronisasi pengaturan ulang memiliki nama modul yang terdiri dari
dari nama sistem _reset_< yang didorong secaraexternally
nama clock>_domain_synch_module. Misalnya, SOPC
sistem bernama sys dengan sumber clock yang bernama
clk_0has modul synchronizer reset dengan nama sys_reset_clk_0_domain_synch_module.
Misalnya, synchronizer reset dihasilkan untuk eksternal clock source dalam sistem SOPC Anda.