ID Artikel: 000087203 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 19/08/2013

Frekuensi coreclkout Yang Dilaporkan Salah untuk Stratix V Hard IP untuk PCI Express IP Core ketika ATX PLL Digunakan

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Frekuensi coreclkout yang dilaporkan salah untuk Stratix V Hard IP untuk PCI Express IP Core ketika ATX PLL digunakan dalam perangkat Gen1. Perangkat lunak Quartus II melaporkan frekuensi untuk coreclkout itu adalah separuh frekuensi aktual.

    Resolusi

    Solusinya adalah menambahkan Batasan Desain Sinopsis berikut (SDC) untuk coreclkout:

    create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

    Misalnya, jika TimeQuest melaporkan clock 16 ns, SDC adalah:

    create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.