ID Artikel: 000087204 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/11/2011

Untuk DDR2 dan DDR3 SDRAM Controller dengan UniPHY, Desain Tanpa Leveling Gagal di Perangkat Stratix V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Jika Anda menargetkan perangkat Stratix V dengan inti IP tanpa level, desain gagal.

    Resolusi

    Untuk mengatasi masalah ini, nonaktifkan pin DM. The MegaWizard antarmuka tidak mendukung desain tanpa meratakan penargetan Stratix V perangkat (opsi dinonaktifkan), tetapi Anda dapat menghasilkan Stratix Desain V dengan leveling.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.