Masalah Kritis
Karena masalah di Intel® Quartus® Prime Pro Software versi 18.0 atau sebelumnya, ketika dua partisi dikompilasi dalam dua proyek berbeda dengan top_level_1.sv dan top_level_2.sv, dan digunakan kembali menggunakan penugasan QDB_FILE_PARTITION ke proyek ketiga dengan top_level_3.sv Anda akan melihat Kesalahan Internal berikut karena wilayah clock baris yang tumpang tindih:
Galat Internal: Sub-sistem: VPR20KMAIN, File: /quartus/fitter/vpr20k/altera_arch_common/altera_arch_re_network_routing_constraints.cpp
Tiga file tingkat atas, top_level_1.sv, top_level_2.sv, dan top_level_3.sv berasal dari 3 desain yang berbeda, dan setiap desain berbeda dalam hal antarmuka perifer, blok desain yang digunakan, dsb. Jadi, proyek pengembang (proyek dengan top_level_1.sv dan top_level_2.sv), tempat partisi awalnya dikompilasi dan diekspor, tidak memiliki informasi komprehensif tentang proyek konsumen (proyek dengan top_level_3.sv) tempat kedua partisi yang diekspor digunakan kembali.
- Sektor clock didefinisikan oleh kotak hijau pada Gambar. 1
- Wilayah clock baris adalah sektor lebar setengah clock dan satu baris LAB tinggi diwakili oleh kotak titik merah pada Gambar. 1
- Dalam proyek konsumen, ketika dua partisi yang digunakan kembali tumpang tindih di wilayah ini, Anda akan melihat Kesalahan Internal di atas
Untuk mengatasi masalah ini, gunakan wilayah pengunci logika di proyek pengembang untuk menghindari dua partisi yang digunakan kembali menempati wilayah clock baris yang sama di proyek konsumen.
Misalnya:
- Dari proyek konsumen di mana kedua partisi akan digunakan kembali, tentukan perkiraan penempatan partisi kuning dan ungu. Pilih batasan pengunci logika untuk dua partisi tersebut sehingga tidak ada tumpang tindih dari wilayah clock baris.
- Dalam proyek pengembang, dengan top_level_1.sv, gunakan batasan wilayah kunci logika yang diidentifikasi dari proyek konsumen untuk partisi ungu, diikuti oleh kompilasi dan ekspor partisi pada tahap akhir.
- Dalam proyek pengembang, dengan top_level_2.sv, gunakan batasan wilayah kunci logika yang diidentifikasi dari proyek konsumen untuk partisi kuning, diikuti oleh kompilasi dan ekspor partisi pada tahap akhir.
- Partisi yang diekspor, ketika digunakan kembali dalam proyek konsumen, dengan top_level_3.sv, akan mempertahankan penempatan yang didefinisikan dalam proyek pengembang menggunakan batasan kunci logika yang tidak tumpang tindih.
Masalah ini dijadwalkan akan diperbaiki dalam versi Intel® Quartus® Prime Pro Software yang akan datang.