ID Artikel: 000087360 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 09/07/2018

Mengapa inti IP Intel® Stratix® 10 PCIe* menyimpulkan kait ketika digunakan dalam mode port root?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-MM Intel® Stratix® 10 Hard IP untuk PCI Express*
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menggunakan Intel® Stratix® 10 inti IP PCIe* dalam mode port root, peringatan kait yang diduga berikut akan dilaporkan selama analisis dan sintesis:

    Peringatan (13228): Peringatan HDL verilog atau VHDL di altera_pcie_s10_rp_reg.sv(368): kait yang disimpulkan untuk eop_cycles net[3]

    Masalah ini telah dikonfirmasi sebagai bug.

    Resolusi

    Tidak ada solusi untuk masalah ini.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.