ID Artikel: 000087618 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 09/01/2023

Galat: essai.xcvr_fpll_a10_0: Tidak dapat komputasi frekuensi clock referensi valid yang diberikan frekuensi output yang diinginkan, lebar pma tertentu, dan faktor pembagian clock mcbg. Pilihan pengaturan Bandwidth Anda juga dapat berkontri...

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat galat ini di Intel® Quartus® Prime Software saat mengimplementasikan PLL pecahan transiver (XCVR) (fPLL) di Intel® Arria® 10 perangkat dengan Baik Mengaktifkan PLL dan Mode Operasi bertingkat hilir yang diatur ke Ikatan Kompensasi Umpan Balik dalam GUI kekayaan intelektual (IP) fPLL.

    Resolusi

    Untuk menghindari galat ini, lihat lembar data Intel® Arria® 10 Perangkat dan pastikan frekuensi input fPLL berada dalam spesifikasi minimum dan maksimum fCASC_PFD (Tabel 30) dan frekuensi output sama dengan atau di atas Frekuensi Output yang Didukung (Tabel 19).

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.