ID Artikel: 000087685 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 03/01/2023

Mengapa P-Tile Avalon® Streaming Intel® FPGA IP untuk antarmuka konfigurasi ulang PCI Express mengakses register ruang konfigurasi?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Untuk logika aplikasi untuk mengakses register ruang konfigurasi, gunakan P-Tile Avalon® Streaming Intel® FPGA IP untuk PCI Express dengan mode TLP BYPASS, antarmuka konfigurasi ulang HARD IP.

    Antarmuka konfigurasi ulang HARD IP tidak dapat digunakan ketika kit peralatan debug diaktifkan.

     

    Resolusi

    Pastikan bahwa opsi kit peralatan debug dinonaktifkan saat menggunakan antarmuka konfigurasi ulang Hard IP.

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.1.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    FPGA dan SoC FPGA Intel® Agilex™ Seri F
    Intel® Stratix® 10 DX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.