Mengapa sinyal o_rx_pcs_fully_aligned tidak dinyatakan dalam simulasi Intel® FPGA Hard IP Ethernet F-Tile saya ketika IEEE 1588 PTP dan FEC diaktifkan?

Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro v21.2, Ethernet F-Tile Intel® FPGA Hard IP tidak mengonfigurasi lingkungan simulasi dengan benar ketika pengaturan IEEE 1588 PTP diaktifkan dan pengaturan mode FEC dikonfigurasi ke nilai lain yang berbeda dari 'Tidak Ada'. Akibatnya, sinyal o_rx_pcs_fully_aligned tidak disangkal dan simulasi tidak dapat menyelesaikan urutan reset RX.

Untuk mengatasi masalah ini di Intel Quartus Perangkat Lunak Prime Edisi Pro v21.2, ikuti langkah-langkah berikut:

1. Tambahkan opsi elaborasi berikut ke skrip simulasi Anda:
   +define+SKIP_SIM_MODEL_LOG2_MRK
2. Define jalur hierarki berikut ke contoh Intel FPGA Hard IP Ethernet F-Tile dalam testbench simulasi:
   'definisikan QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_

   J. Sebagai contoh, lihat jalur hierarki berikut: eth_f_hw__tiles.z1577a_x0_y166_n0

   B. Lokasi dapat ditemukan di nama file file yang dihasilkan terkait, __z1577a_.mif, yang dapat ditemukan di folder proyek Anda setelah mengeksekusi langkah 'Generasi Dukungan-Logika' di Perangkat Lunak Intel Quartus Prime Edisi Pro.

   c. Sebagai alternatif, Chip Planner dapat digunakan untuk menemukan lokasi penempatan instans Intel FPGA Hard IP Ethernet F-Tile. Prosedur ini memerlukan eksekusi langkah 'tempat' Fitter sebelum membuka Chip Planner.

3. Tentukan nilai parameter LOG2_MRK dalam testbench simulasi.

J. Untuk konfigurasi Intel FPGA Hard IP Ethernet 25G dan 100G F-Tile, tambahkan definisi parameter berikut di testbench Anda:
    defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 5;

B. Untuk konfigurasi Intel FPGA Hard IP Ethernet 50G, 200G, dan 400G F-Tile, tambahkan definisi parameter berikut di testbench Anda:
   defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 6;

Catatan 1:

Untuk contoh cara menerapkan solusi ini, lihat F-Tile Ethernet Intel Hard IP dengan Contoh Desain Simulasi IEEE 1588 PTP + FEC. Perubahan yang dijelaskan dalam solusi ini dapat ditemukan pada file-file berikut:

Skrip simulasi VCS* dan VCS MX* dapat ditemukan di jalur berikut:

/example_testbench/run_vcs.sh

Skrip simulasi ModelSim* dan Questa* dapat ditemukan di jalur berikut:

/example_testbench/run_vsim.do

Berkas testbench simulasi dapat ditemukan di jalur berikut:

/example_testbench/basic_avl_tb_top.sv

Berkas __z1577a_.mif yang dihasilkan Quartus dapat ditemukan di jalur berikut:

/hardware_test_design/__z1577a_.mif

Contoh desain F-Tile Ethernet Intel FPGA Hard IP dengan IEEE 1588 PTP, secara bawaan, menetapkan target untuk x0_y0_n0 dalam testbench simulasi. Dalam desain sistem di mana Tile x0_y0_n0 tidak ada atau bukan Tile yang dipilih, nilai yang didefinisikan dalam testbench harus dimodifikasi secara manual.

Catatan 2:

Nilai bawaan dari LOG2_MRK parameter diatur ke 4 untuk varian F-Tile Ethernet Intel FPGA Hard IP tanpa IEEE 1588 PTP dan FEC diaktifkan.

Perangkat Lunak Intel Quartus Prime Edisi Pro v21.2 hanya mendukung satu nilai parameter LOG2_MRK untuk seluruh F-Tile. Saat bekerja dengan desain dengan beberapa contoh Intel FPGA Hard IP Ethernet F-Tile yang memerlukan nilai LOG2_MRK yang berbeda, ditempatkan pada satu F-Tile, simulasi harus diulangi untuk setiap nilai LOG2_MRK menangkap hasil dari instans Intel FPGA Hard IP Ethernet F-Tile yang parameter LOG2_MRK telah diatur dengan benar.

Instans Intel FPGA Hard IP Ethernet F-Tile dengan nilai parameter LOG2_MRK yang salah tidak akan berfungsi seperti yang diharapkan.

Catatan 3:

Untuk menyimulasikan desain sistem multi-tile, pastikan langkah 2 dan 3 solusi diterapkan hanya untuk Tile yang terkait dengan Intel FPGA Hard IP Ethernet F-Tile dengan IEEE 1588 PTP dan FEC diaktifkan.

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® perangkat lunak Prime Edisi Pro versi 22.1.