Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 20.1, Anda mungkin melihat Galat Internal ini ketika Anda menghubungkan port "pll_ref_clk" Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP ke sumber clock yang tidak didukung seperti Clock Source BFM Intel® FPGA IP.
Untuk menghindari galat ini, jalankan "pll_ref_clk"dari pin clock eksternal secara langsung.