Menggunakan E-tile, pemberhentian clock referensi menentukan LVPECL, tetapi standar IO aktual yang digunakan akan bervariasi tergantung pada clock buffer yang digunakan. Misalnya, Kit Pengembangan Intel® Stratix® 10 TX Signal Integrity (SI) memiliki dua buffer clock yang berbeda untuk clock referensi E-Tile: Silicon Labs Si53311 menggunakan LVDS sementara Si5341 menggunakan output diferensial yang disesuaikan. Rekomendasinya adalah agar output clock buffer memenuhi persyaratan tegangan diferensial dan tegangan mode umum di Intel® Stratix® 10 Lembar Data Perangkat:
Tautan ke Tabel 68. Karakteristik Listrik LVPECL DC Reference Clock E-Tile
Panduan dalam Lembar Data Perangkat Intel® Stratix® 10 dan Panduan Pengguna Transceiver Transceiver E-Tile PHY berlaku bahkan jika standar IO non-LVPECL sedang digunakan. Amati persyaratan tegangan dan sertakan pengaturan QSF.