ID Artikel: 000087835 Jenis Konten: Kompatibilitas Terakhir Ditinjau: 07/10/2021

Dapatkah clock buffer drive E-Tile Reference Clock non-LVPECL dapat dimasukkan?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Menggunakan E-tile, pemberhentian clock referensi menentukan LVPECL, tetapi standar IO aktual yang digunakan akan bervariasi tergantung pada clock buffer yang digunakan. Misalnya, Kit Pengembangan Intel® Stratix® 10 TX Signal Integrity (SI) memiliki dua buffer clock yang berbeda untuk clock referensi E-Tile: Silicon Labs Si53311 menggunakan LVDS sementara Si5341 menggunakan output diferensial yang disesuaikan. Rekomendasinya adalah agar output clock buffer memenuhi persyaratan tegangan diferensial dan tegangan mode umum di Intel® Stratix® 10 Lembar Data Perangkat:

Tautan ke Tabel 68. Karakteristik Listrik LVPECL DC Reference Clock E-Tile

Resolusi

Panduan dalam Lembar Data Perangkat Intel® Stratix® 10 dan Panduan Pengguna Transceiver Transceiver E-Tile PHY berlaku bahkan jika standar IO non-LVPECL sedang digunakan. Amati persyaratan tegangan dan sertakan pengaturan QSF.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Intel® Stratix® 10 DX FPGA
Intel® Stratix® 10 MX FPGA
Intel® Stratix® 10 TX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.