ID Artikel: 000087931 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 28/11/2023

Mengapa desain Intel® FPGA IP F-Tile PMA/FEC Direct PHY saya gagal menggabungkan saluran TX Simplex dan RX Simplex ke saluran fisik yang sama ketika frekuensi clock paralel PMA yang berbeda terdeteksi antara saluran TX Simplex dan saluran R...

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Transceiver PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition v21.3, saluran simpleks TX dan simpleks RX tidak dapat digabungkan ke dalam saluran transiver fisik yang sama ketika frekuensi clock paralel yang berbeda terdeteksi antara saluran TX Simplex dan saluran RX Simplex.
    Frekuensi clock paralel diturunkan sebagai:

    Frekuensi clock paralel = Kecepatan Data / Lebar PMA

    Akan ada kesalahan selama tahap Pembuatan Logika Dukungan. Kesalahan hanya terjadi ketika Anda menggunakan mode clocking PMA. Mode clocking loop terkunci fase (PLL) sistem tidak terpengaruh oleh masalah ini.

    Resolusi

    Masalah ini dijadwalkan akan diperbaiki dalam rilis mendatang dari Perangkat Lunak Intel® Quartus® Prime Pro Edition.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.