Deskripsi
Karena masalah pada Perangkat Lunak Quartus® Prime Pro Edition v21.3 dan yang lebih baru, perangkat Agilex™ 7 FPGA mungkin gagal dikonfigurasi jika sinyal clock yang tidak stabil diterapkan ke Sistem PLL 0 atau Sistem PLL 2 selama konfigurasi perangkat.
Resolusi
Untuk mengatasi masalah ini, pastikan bahwa digunakan F-ubin sistem PLL 0 dan sistem PLL 2 sinyal clock referensi dalam desain Anda benar dan stabil sebelum konfigurasi peranti penangkap dimulai.
Masalah ini dijadwalkan akan diperbaiki dalam rilis Perangkat Lunak Quartus® Prime Pro Edition di masa mendatang.