ID Artikel: 000088638 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/12/2021

Mengapa INTEL® FPGA P-Tile Avalon® Streaming IP PCI Express* Hard IP tidak menggunakan byte paritas dari Avalon® Streaming TX Interface?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Avalon-ST Intel® Stratix® 10 Hard IP for PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    INTEL® FPGA P-Tile Avalon® Streaming IP untuk PCI Express* Hard IP secara otomatis menghasilkan paritas byte untuk fitur perlindungan paritas bus data. Paritas byte yang disediakan pada sinyal di bawah ini tidak akan digunakan oleh Intel® FPGA P-Tile Avalon® Streaming IP untuk PCI Express* Hard IP untuk fitur perlindungan paritas bus data.

     

    Nama sinyal:

    tx_st_data_par_i

    tx_st_hdr_par_i

    tx_st_tlp_prfx_par

    Resolusi

    Informasi ini termasuk dalam rilis 21.4 dari Intel® FPGA P-Tile Avalon® Streaming IP untuk Panduan Pengguna PCI Express*

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    FPGA dan SoC FPGA Intel® Agilex™ Seri F
    Intel® Stratix® 10 DX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.