ID Artikel: 000088714 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 05/06/2023

Mengapa contoh desain IP FPGA FPGA® F-Tile SDI II Intel Agilex 7 gagal dikompilasi pada tahap Generasi Dukungan Logika?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Antarmuka
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dalam Intel® Quartus® Perangkat Lunak Prime Edisi Pro v21.4, contoh desain IP FPGA Intel Agilex® 7 F-Tile SDI II akan gagal pada tahap Generasi Dukungan Logika selama kompilasi dengan pesan galat berikut:

Galat(21842): Logika dukungan tidak dapat dihasilkan karena komponen IP yang digunakan dalam desain memiliki pengaturan yang bertentangan.

Resolusi

Patch tersedia untuk memperbaiki masalah ini pada perangkat lunak Intel® Quartus® Prime Edisi Pro versi 21.4.

Unduh dan instal Patch 0.01 dari tautan berikut:

Masalah ini sedang diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.1.

Produk Terkait

Artikel ini berlaku untuk 1 produk

FPGA dan SoC FPGA Intel® Agilex™

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.