ID Artikel: 000088754 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/02/2023

Mengapa sinyal tx_ex_delay_valid dan rx_delay_valid inti Intel® FPGA IP CPRI tidak dibaca sejelas yang diharapkan?

Lingkungan

    CPRI
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah di CPRI Intel® FPGA IP core versi 21.2 dan sebelumnya, Anda mungkin melihat bahwa tx_ex_delay_valid dan rx_ex_delay_valid beroperasi sebagai sinyal hanya baca dan tidak membaca untuk menghapus seperti yang dijelaskan dalam Panduan Pengguna CPRI Intel® FPGA IP Core.

Resolusi

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Pro/Edisi Standar versi 21.3.

Produk Terkait

Artikel ini berlaku untuk 3 produk

Intel® Arria® 10 FPGA dan SoC FPGA
Intel® Stratix® 10 FPGA dan SoC FPGA
FPGA dan SoC FPGA Intel® Agilex™

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.