ID Artikel: 000088803 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 28/03/2023

Mengapa port out_refclk_fgt dan out_system_pll_clk dari Clock Referensi F-Tile dan PLL Sistem Intel® FPGA IP gagal berubah saat menyimulasikan Intel Agilex® 7 F-Tile FPGA IP PHY?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Port out_refclk_fgt dan out_system_pll_clk dari F-Tile Reference and System PLL Clocks Intel® FPGA IP tidak akan beralih dalam bentuk gelombang simulasi. Namun, Intel Agilex® 7 F-Tile FPGA PHY IP masih berfungsi dalam simulasi.

    Resolusi

    Saat ini tidak ada rencana untuk memperbaiki masalah ini.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.