ID Artikel: 000088809 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/06/2023

Mengapa ada bit-error berselang pada PHY Lite untuk Antarmuka Paralel Intel FPGA IP untuk desain jalur input Intel Agilex® 7 dan Intel Agilex® 9 FPGA?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah di perangkat lunak Intel® Quartus® Prime Edisi Pro versi 21.4, Anda mungkin menemukan kegagalan fungsional atau bit-error pada jalur Periphery-to-Core (P2C) saat menggunakan PHY Lite untuk Antarmuka Paralel Intel FPGA IP untuk Intel Agilex® 7 dan Intel Agilex® 9 FPGA. Ini karena waktu jalur transfer P2C tidak dianalisis.

    Masalah ini hanya memengaruhi transfer P2C dalam PHY Lite untuk Antarmuka Paralel Intel FPGA IP untuk Intel Agilex 7 dan Intel Agilex 9 FPGA.

    Resolusi

    Tidak ada solusi untuk masalah ini tetapi patch dijadwalkan untuk dirilis.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.