Mengapa ada kesalahan bit terputus-putus pada PHY Lite untuk IP Antarmuka Paralel untuk desain jalur input Agilex™ 7 FPGA dan Agilex™ 9 FPGA?

Karena masalah dalam Perangkat Lunak Quartus® Prime Pro Edition versi 21.4, Anda mungkin menemukan kegagalan fungsional atau kesalahan bit pada jalur Periphery-to-Core- Core (P2C) saat menggunakan PHY Lite untuk IP Antarmuka Paralel untuk Agilex™ 7 dan Agilex™ 9 FPGA. Ini karena waktu jalur transfer P2C tidak dianalisis.

Masalah ini hanya mempengaruhi transfer P2C dalam PHY Lite untuk IP Antarmuka Paralel untuk Agilex™ 7 FPGA dan Agilex™ 9 FPGA.

Patch tersedia untuk memperbaiki masalah ini untuk perangkat lunak Quartus® Prime Pro Edition versi 21.4.
Unduh dan instal patch 0.02 dari tautan di bawah ini.

Untuk perangkat lunak Quartus® Prime Pro Edition versi 21.4

• Unduh patch 0.02 untuk Windows (quartus-21.4-0.02-windows.exe)
• Unduh patch 0.02 untuk Linux (quartus-21.4-0.02-linux.run)
• Unduh Readme untuk patch 0.02 (quartus-21.4-0.02-readme.txt)

Masalah ini diperbaiki dimulai dengan Perangkat Lunak Quartus® Prime Pro Edition versi 22.1.