Karena masalah dalam Intel® Quartus® Prime Pro Edition Software versi 21.3 dan 21.4, desain yang berisi Intel® FPGA IP F-Tile JESD204C menggunakan Intel Agilex® 7 perangkat akan gagal melewati fase "Mendukung Generasi Logika" Perangkat Lunak Edisi Prime Pro Intel® Quartus®.
Galat ini dijumpai ketika kecepatan data yang dipilih tidak dapat dibagi dengan 64.
Untuk mengatasi masalah ini, pilih kecepatan data di IP JESD204C yang dapat dibagi oleh 64.
Jika ini tidak praktis, maka Anda harus memilih frekuensi output PLL Sistem menggunakan persamaan berikut:
Frekuensi keluaran PLL Sistem = (Laju Data/32) * 2
Frekuensi output PLL Sistem yang dihasilkan harus kurang dari atau sama dengan 1 GHz per spesifikasi PLL Sistem.
Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.