ID Artikel: 000088999 Jenis Konten: Kompatibilitas Terakhir Ditinjau: 31/12/2021

Bagaimana cara mengatur sumber daya clock referensi HPS SDRAM PLL untuk perangkat Cyclone® V SoC?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • Intel® SoC FPGA Embedded Development Suite Standard Edition
  • Arria® V Cyclone® V Hard Processor System Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam perangkat Cyclone® V SoC, ada tiga sumber clock untuk hard processor system (HPS) SDRAM phase-locked loop (PLL) yang diberi nama eosc1_clk, eosc2_clk dan f2s_sdram_ref_clk, tetapi tidak tersedia untuk menentukan sumber clock dalam GUI kekayaan intelektual (IP) HPS.

    Resolusi

    Pilihan sumber clock untuk HPS SDRAM PLL dikontrol oleh perangkat lunak Preloader:

    1. Menghasilkan spl_bsp dari berkas handoff, dan pll_config.h dihasilkan di folder "dihasilkan" dari direktori target BSP.

    2. Dalam file pll_config.h, ubah nilai berikut ke sumber daya clock yang diharapkan:

    #define CONFIG_HPS_SDRPLLGRP_VCO_SSRC (0)

    Nilai 0 berarti menggunakan eosc1_clk sebagai sumber clock referensi SDRAM PLL, 1 berarti menggunakan eosc2_clk dan 2 berarti menggunakan f2s_sdram_ref_clk.

    3. Kompilasi Preloader dan buat gambar Preloader.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.