ID Artikel: 000089153 Jenis Konten: Errata Terakhir Ditinjau: 13/01/2022

Mengapa Ethernet 25G Intel® Stratix® 10 FPGA IP dengan IEEE 1588 dan RS-FEC yang diaktifkan terkadang gagal mencapai akurasi cap waktu +/-5 ns?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • 25G Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro v21.3 dan sebelumnya, Anda mungkin melihat cap waktu RX digeser oleh 4 siklus clock untuk paket dengan SOP yang ditegaskan di dekat penanda keselarasan RS-FEC.

    Akibatnya, cap waktu yang dihasilkan akan memiliki kesalahan akurasi sekitar 10 ns.

    Masalah ini terjadi ketika IEEE 1588 dan RS-FEC diaktifkan di Ethernet 25G Intel® Stratix® kekayaan intelektual (IP) 10 FPGA.

    Resolusi

    Tidak ada solusi untuk masalah ini di Intel® Quartus® Perangkat Lunak Prime Edisi Pro v21.3 dan sebelumnya.

    Masalah ini telah diperbaiki mulai dari Intel® Quartus® Perangkat Lunak Prime Edisi Pro v21.4.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.