ID Artikel: 000089180 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/03/2023

Mengapa Intel Agilex® FPGA I/O PLL saya gagal terkunci atau mengalami gangguan tinggi setelah dikonfigurasi ulang?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 21.4 dan sebelumnya, Intel Agilex FPGA® I/O phase-locked loop (PLL) dapat gagal atau melakukan suboptimal pada perangkat keras setelah konfigurasi ulang.
    Masalah ini dapat terjadi ketika konfigurasi ulang . MIF dihasilkan menggunakan Platform Designer. Pengaturan untuk kontrol bandwidth, pompa pengisian daya, dan ripplecap dikonfigurasi untuk Intel® Stratix® 10 devcie alih-alih untuk Intel Agilex® 7 perangkat.
    Masalah ini memengaruhi PLL bank I/O dan PLL fabric-feeding tetapi tidak memengaruhi rangkaian perangkat lainnya.

    Resolusi

    Untuk mengatasi masalah ini, atur kontrol bandwidth, pompa pengisian daya, dan pengaturan rippecap secara manual sesuai dengan Intel Agilex® Clocking dan Panduan Pengguna PLL.
    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.