Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 21.4 dan sebelumnya, Intel Agilex FPGA® I/O phase-locked loop (PLL) dapat gagal atau melakukan suboptimal pada perangkat keras setelah konfigurasi ulang.
Masalah ini dapat terjadi ketika konfigurasi ulang . MIF dihasilkan menggunakan Platform Designer. Pengaturan untuk kontrol bandwidth, pompa pengisian daya, dan ripplecap dikonfigurasi untuk Intel® Stratix® 10 devcie alih-alih untuk Intel Agilex® 7 perangkat.
Masalah ini memengaruhi PLL bank I/O dan PLL fabric-feeding tetapi tidak memengaruhi rangkaian perangkat lainnya.
Untuk mengatasi masalah ini, atur kontrol bandwidth, pompa pengisian daya, dan pengaturan rippecap secara manual sesuai dengan Intel Agilex® Clocking dan Panduan Pengguna PLL.
Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.