ID Artikel: 000089766 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/04/2022

Mengapa tidak ada respons dalam saluran data baca AXI di Intel® Stratix® simulasi IP Memori Bandwidth Tinggi (HBM2) 10 MX FPGA?

Lingkungan

    Perangkat Lunak Desain Intel® Quartus® Prime
    High Bandwidth Memory (HBM2) Interface Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika sinyal dalam antarmuka HBM2 AXI diatur ke status tidak diketahui sebelum dan setelah perintah baca dalam simulasi HBM2, Anda mungkin melihat bahwa tidak ada respons dalam saluran data baca HBM2 AXI.

Resolusi

Karena tidak ada status yang tidak umum dalam perilaku perangkat keras yang sebenarnya, sinyal dalam antarmuka AXI akan ditangkap sebagai 0 atau 1, sehingga status tidak diketahui dalam simulasi tidak diharapkan.

Untuk mengatasi hal ini, Anda dapat mengatur signlas dalam antarmuka HBM2 AXI dalam simulasi ke nilai acak alih-alih mengaturnya ke status yang tidak diketahui.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Stratix® 10 MX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.