ID Artikel: 000090686 Jenis Konten: Errata Terakhir Ditinjau: 11/01/2023

Mengapa Interlaken (Generasi ke-2) Intel® Stratix® 10 FPGA Contoh Desain IP gagal dalam penutupan waktu saat dikonfigurasi pada mode 25 Gbps dan Interlaken Look-aside diaktifkan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Interlaken (Generasi ke-2) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 22.1 dan sebelumnya Interlaken (Generasi ke-2) Intel® Stratix® 10 FPGA Contoh Desain IP dapat gagal menutup waktu ketika dikonfigurasi pada mode 25 Gbps dan Interlaken Look-aside diaktifkan.

    Resolusi

    Untuk mengatasi masalah ini di Intel® Quartus® Prime Pro Software versi 22.1 dan sebelumnya, luncurkan Design Space Explorer II di Intel® Quartus® Perangkat Lunak Prime Pro dan lakukan seed sweep.
    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Stratix® 10 GX Signal Integrity Development Kit
    Intel® Stratix® 10 TX Signal Integrity Development Kit

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.