ID Artikel: 000090985 Jenis Konten: Errata Terakhir Ditinjau: 03/04/2023

Mengapa transaksi yang menunggu bit tetap diperkuat untuk fungsi virtual saat menggunakan Intel® FPGA IP Streaming Avalon® P-Tile untuk PCI Express?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka

    • Apple family*

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah yang diketahui secara terperinci pada Intel Agilex® 7 Panduan Pengguna dan Lembar Errata Perangkat ES (ES-1069). Saat menggunakan Intel® FPGA IP Streaming Avalon® P-Tile untuk PCI Express, dengan fitur multifungsi diaktifkan, register status perangkat PCI Express (offset 0x07Ah bit [5]: Transaksi menunggu bit) untuk setiap fungsi virtual (VF) diimplementasikan sebagai register status Write-1-to-Clear (RW1C). Revisi spesifikasi Dasar PCI Express 4.0 versi 1.0 menyatakan bahwa register ini harus diimplementasikan sebagai read-only (RO) ketika fitur multifungsi diaktifkan. Masalah ini tidak menyebabkan kegagalan fungsional.

    Resolusi

    Tidak ada rencana untuk memperbaiki masalah ini. Untuk mengatasi masalah ini, logika aplikasi dapat menggunakan Configuration Intercept Interface (CII) atau Direct User Avalon® Memory-Mapped Interface untuk mengubah akses konfigurasi ke register ini.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 DX FPGA
    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri F

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.