Saat menggunakan P-Tile Intel® Agilex™ 7 FPGA, mengapa kesalahan simulasi terlihat saat mengompilasi Intel® FPGA IP DMA Multi-Saluran untuk testbench PCI Express di simulator Cadence Xcelium?

Sebagaimana dinyatakan dalam Tabel 34. Simulator yang Didukung untuk MCDMA IP P-Tile dari DMA Multi-Saluran Intel® FPGA IP untuk Panduan Pengguna Contoh Desain PCI Express, simulator Cadence Xcelium tidak didukung jika simulasi konfigurasi IP ini dicoba menggunakan Cadence Xcelium, galat berikut akan terlihat:

$>./xcelium_setup.sh
~~~~~
xmelab: *W,DSEMEL: Desain SystemVerilog ini akan disimulasikan sesuai semantik simulasi IEEE 1800-2009 SystemVerilog. Gunakan opsi -disable_sem2009 untuk mematikan semantik simulasi SV 2009.
xmelab: *F,CUMSTS: Arahan skala waktu hilang pada satu modul atau lebih.
xmsim: 20.03-s005: (c) Sistem Desain Cadence Copyright 1995-2020, Inc.
xmsim: *F,NOSNAP: Snapshot 'pcie_ed_tb.pcie_ed_tb' tidak ada di pustaka.

Dukungan untuk simulator Cadence Xcelium dari konfigurasi IP ini direncanakan untuk rilis di masa depan dari Perangkat Lunak Intel® Quartus® Prime Edisi Pro.

Untuk mengatasi masalah ini dengan rilis IP yang ada, pastikan simulator yang didukung digunakan.