ID Artikel: 000091014 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/02/2023

Mengapa Deadlock Hard IP Reconfiguration Interface saat menggunakan P-Tile Intel® FPGA IP untuk PCI Express*?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena batasan dalam Intel® FPGA IP P-Tile untuk PCI Express* dengan Intel® Quartus® Prime Pro Edition Software versi 22.2 dan versi sebelumnya, Antarmuka Rekonfigurasi IP Keras dapat mengalami deadlock dengan "hip_reconfig_waitrequest_o" yang dinyatakan. Masalah tidak dapat diselesaikan dengan mengatur ulang Intel® FPGA IP P-Tile untuk PCI Express* menggunakan "pin_perst_n".

    Resolusi

    Untuk menghindari masalah ini, pastikan bahwa Antarmuka Konfigurasi Ulang IP Keras tidak digunakan selama penegasan "pin_perst_n".

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.3.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    FPGA dan SoC FPGA Intel® Agilex™ Seri F
    Intel® Stratix® 10 DX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.