Karena masalah dalam Perangkat Lunak Intel® Quartus® Prime Pro Edition Versi 22.2, E-Tile Hard IP untuk Ethernet Intel® FPGA IP menghasilkan Contoh Desain dengan QSYS yang dipilih sebagai mode lingkungan desain mungkin gagal untuk mengkompilasi dan mensimulasikan dengan pesan galat berikut. Anda mungkin melihat kegagalan dalam perangkat keras untuk contoh desain mode QSYS yang dapat dikompilasi dengan sukses. Pesan kesalahan bervariasi berdasarkan pengaturan IP.
Contoh kesalahan kompilasi Prime Pro dan pesan peringatan Intel® Quartus®:
- Kesalahan (13458): Kesalahan Penugasan Berkelanjutan Verilog HDL di alt_ehipc3_hw.v(423): objek "o_sl_tx_ready_1" di sisi kiri penugasan harus memiliki tipe bersih
- Kesalahan (129001): Port input REFCLK pada atom "iopll_sclk_todsync_inst|altera_iopll_0|stratix10_altera_iopll_i|s10_iopll.fourteennm_pll", yang merupakan fourteennm_iopll primitif, tidak terhubung secara hukum dan / atau dikonfigurasi
- Peringatan(16788): Net "i_clk_ref_0" tidak memiliki driver di alt_ehipc3_hw.v(260)
- Peringatan(16788): Net "i_sl_clk_tx_0" tidak memiliki driver di alt_ehipc3_hw.v(272)
Contoh pesan kesalahan simulasi:
- Kesalahan (dapat ditekan): ./basic_avl_tb_top.sv(175): (vopt-2912) Port 'i_clk_ref' tidak ditemukan di modul 'ex_25G' (koneksi pertama)
- Kesalahan (dapat ditekan): ./basic_avl_tb_top.sv(196): (vopt-2912) Port 'i_sl_clk_tx' tidak ditemukan di modul 'ex_25G' (koneksi ke-3)
Untuk mengatasi masalah ini di Intel® Quartus® Prime Pro Edition Software v22.2, menghasilkan contoh desain dalam mode lingkungan desain asli.
Masalah ini telah diperbaiki di versi 22.3 Intel® Quartus® Perangkat Lunak Prime Pro Edition.