ID Artikel: 000091368 Jenis Konten: Errata Terakhir Ditinjau: 16/02/2023

Mengapa ada masalah link-up berselang setelah mengubah mode loopback serial F-Tile Lite IV Intel® FPGA IP contoh desain konsol sistem?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 22.2, Anda mungkin melihat masalah link-up berselang setelah mengubah mode loopback pada Seri F-Tile Lite IV Intel® FPGA IP contoh desain Konsol Sistem saat berjalan pada kecepatan data 1 Gbps.

     

     

    Resolusi

    Untuk mengatasi masalah ini di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.2, hasilkan Contoh Desain Uji Perangkat Keras Lite IV Serial F-Tile dan masukkan "setelah 10000" pada baris 225 di file ed_hwtest/system_console/sliv_ftile.tcl.   

    Contoh sliv_ftile.tcl setelah memperbaiki pada Baris 224 hingga 226:
    ...
    sys_reset
    setelah 10000
    }
    ...

    Masalah ini telah diperbaiki berawal dari Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 22.3.

     

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.