ID Artikel: 000091457 Jenis Konten: Errata Terakhir Ditinjau: 07/07/2022

Mengapa Intel® FPGA IP Streaming Avalon® R-tile untuk PCI Express* gagal menerima Paket Tingkat Transaksi VirtIO?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro

    • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 22.1 dan sebelumnya, dekode alamat Avalon® Streaming Intel® FPGA IP R-tile untuk PCI Express* mungkin gagal saat menerima VirtIO Transaction Level Packet (TLP), yang menyebabkan TLP diabaikan.
     

    Resolusi

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.2.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri I

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.