Ketika antarmuka HPS F2H dikonfigurasi sebagai ACE-lite dan terhubung ke master ACE-lite (misalnya, dari IP penerjemah koherensi cache atau IP adaptor ACP kustom) di Intel® Stratix® 10 perangkat atau Intel Agilex® 7 perangkat, Anda mungkin melihat galat di bawah ini ketika Anda menghasilkan desain di alat Platform Designer:
Galat: Interkoneksi diperlukan tetapi saat ini tidak didukung untuk jenis antarmuka acelite.
Galat tersebut hanya dilaporkan oleh Intel® Quartus® Prime Edisi Pro Software versi 22.1 dan yang lebih baru.
Saat ini, alat Platform Design tidak menambahkan adaptor apa pun antara pasangan master-slave ACE-lite untuk membantu koneksi bekerja dengan benar. Alat Desain Platform di Quartus versi 22.1 mulai memeriksa koneksi ACE-lite dan akan melaporkan galat jika ditemukan ketidaksesuaian sinyal antara koneksi ACE-lite. Desainer harus memeriksa semua sinyal, misalnya, ARID, AWID, BID, RID, ARUSER, AWUSER, dll., untuk memastikan koneksi ACE-lite berfungsi seperti yang diharapkan.
Ketika antarmuka HPS F2H ACE-lite digunakan, lebar ARID, AWID, BID, dan RID dari master ACE-lite harus diatur sebagai 5 agar sesuai dengan antarmuka HPS F2H ACE-lite. Sinyal ARUSER dan AWUSER juga perlu dicocokkan persis antara koneksi ACE-lite.