ID Artikel: 000091532 Jenis Konten: Errata Terakhir Ditinjau: 11/01/2023

Mengapa Intel® FPGA IP F-tile Ethernet Multirate memiliki pelanggaran waktu pada domain i_reconfig_clk?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.2, Intel® FPGA IP F-tile Ethernet Multirate dapat memiliki pelanggaran waktu pada domain i_reconfig_clk .

    Pelanggaran ini berlaku seperti yang ditunjukkan dalam Batasan Desain Sinopsi (. sdc) laporan waktu biasanya terlihat dengan jalur "Ke Node" yang berisi "pld_avmm2_clk_rowclk.reg" dan mirip dengan format berikut:
    eth_f_dr_top_wrapper_auto_tiles|z1577a_x0_y0_n0|avmm2_21~maib_ss_lib/x0/u23_2/pld_avmm2_clk_rowclk.reg

    Resolusi

    Untuk mengatasi masalah ini, kompilasi desain dengan beberapa biji hingga benih yang lewat ditemukan.
    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.
     

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Agilex™ 7 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.