Saat menjalankan simulasi register transfer level (RTL) untuk® Intel Agilex FPGA contoh desain IP EMIF dengan mengaktifkan monitor Efisiensi, terjadi galat pada pesan galat berikut:
Galat (vsim-8604) .. /ip/ed_sim/ed_sim_dut/altera_amm_effmon_191/sim/altera_amm_effmon_single_top.sv(246): NaN (bukan angka) yang dihasilkan dari operasi divisi
Masalah ini telah diperbaiki di Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 21.2 atau versi yang lebih baru.