ID Artikel: 000091592 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 01/06/2023

Mengapa Generator Lalu Lintas EMIF Intel Agilex® 7 FPGA gagal dalam Multirank DDR4 LRDIMM pada frekuensi operasional yang lebih tinggi dalam Perangkat Lunak Intel® Quartus® Prime Edisi Pro v21.2?

Lingkungan

  • Perangkat Lunak Desain Intel® Quartus® Prime
  • Perangkat Lunak Pemrograman Intel® FPGA
  • Model Memori
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin mengalami galat bit pada awal atau akhir ledakan BL8 pada frekuensi tinggi di Intel Agilex® 7 perangkat EMIF Traffic Generator. Kegagalan ini terjadi terutama karena pengaturan waktu turnaround bus yang tidak akurat.

    Resolusi

    ® Intel Agilex 7 perangkat EMIF Traffic Generator mulai lewat setelah menambahkan waktu penyelesaian bus tambahan ke parameter berikut melalui Tab GUI->kontroler EMIF IP. Misalnya, + 3 siklus dalam parameter berikut:


    rd_to_wr_same_chip

    wr_to_rd_same_chip

    rr_to_rd_diff_cihp

    rd_to_wr_diff_chip

    wr_to_wr_diff_chip

    wr_to_rd_diff_chip

    Informasi tambahan

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.