ID Artikel: 000091595 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 09/05/2023

Mengapa F-Tile JESD204C Intel Agilex® 7 FPGA simulasi Contoh Desain IP gagal dengan rx_gb_underflow_err sinyal yang dinyatakan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Perangkat Lunak Edisi ModelSim*-Intel FPGA
  • Questa*-Edisi Intel® FPGA
  • JESD204B Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada ModelSim*-Intel® FPGA Edition 2021.4 dan Questa* Intel® FPGA Edition 2022.1, variasi dalam frekuensi rx_phy_clk menyebabkan sinyal rx_gb_underflow_err ditegaskan.
    Masalah ini diamati hanya pada varian berikut:
    L = 16, M = 8, F = 2, LAJU DATA/L = 32000.00000 Mbps, FCLK_MULP = 1, WIDTH_MULP = 4

    Resolusi

    Masalah ini memengaruhi Intel® Quartus® Prime Software IP versi 22.2 dan 22.3.

    Untuk mengatasi masalah ini:

    Untuk ModelSim*, jalankan simulasi menggunakan v2022.1 alih-alih v2021.4.
    Untuk Questa*, jalankan simulasi menggunakan v2021.3 alih-alih v2022.1.

    Masalah ini telah diperbaiki pada ModelSim* Edisi Intel® FPGA dan Questa* Edisi Intel® FPGA 22.4.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.