ID Artikel: 000091740 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 16/08/2023

Mengapa kompilasi Intel® Quartus® Prime Pro gagal selama tahap Analisis &; Sintesis, ketika Tidak Ada Kit Pengembangan yang dipilih dalam Contoh Desain Intel® FPGA IP F-tile SDI II dengan AXIS-VVP diaktifkan sepenuhnya?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 22.2, pesan galat berikut muncul selama Intel® Quartus® Prime Pro kompilasi saat membuat desain contoh Intel® FPGA IP F-tile SDI II dengan AXIS-VVP diaktifkan penuh dan Tidak ada Kit Pengembangan yang dipilih:

    • Galat(20521): Refclk input IOPLL axi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll didorong oleh sumber ilegal: pin virtual. Sumber refclk IOPLL harus berupa IOPLL lain atau pin input refclk khusus
    Resolusi

    Untuk mengatasi masalah ini, ketika memilih Tidak ada Development Kit di F-tile SDI II Intel® FPGA IP contoh desain dengan AXIS-VVP diaktifkan penuh, baris komentar <set_instance_assignment -name VIRTUAL_PIN ON -untuk clk_3a_gpio_p_2> dalam pengaturan file File Pengaturan Intel® Quartus® (QSF) dan mengkompilasi ulang desain.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis mendatang dari Perangkat Lunak Intel® Quartus® Prime Pro Edition.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.