Mengapa kompilasi Quartus® Prime Pro gagal selama tahap Analisis & Sintesis, ketika Tidak Ada Kit Pengembangan yang dipilih dalam Contoh Desain F-TILE SDI II IP dengan AXIS-VVP Penuh diaktifkan?

Karena masalah dalam Perangkat Lunak Quartus® Prime Pro Edition versi 22.2, pesan galat berikut muncul selama kompilasi Quartus® Prime Pro saat membuat desain contoh F-TILE SDI II IP dengan AXIS-VVP diaktifkan penuh dan Tidak ada Development Kit yang dipilih:

• Galat(20521): Refclk input IOPLL axi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll didorong oleh sumber ilegal: pin virtual. Sumber refclk IOPLL harus berupa IOPLL lain atau pin input refclk khusus

Untuk mengatasi masalah ini, ketika memilih Tidak ada Development Kit di F-tile SDI II IP Contoh Desain dengan AXIS-VVP Penuh diaktifkan, baris komentar <set_instance_assignment -name VIRTUAL_PIN ON -untuk clk_3a_gpio_p_2> dalam pengaturan file Quartus® Settings File (QSF) dan mengkompilasi ulang desain.

Masalah ini diperbaiki dimulai dengan versi 25.1 dari Perangkat Lunak Quartus® Prime Pro Edition.