ID Artikel: 000091918 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/08/2023

Mengapa 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® Stratix® 10 FPGA IP tidak sesuai dengan diagram grup-state kode transmisi PCS yang ditulis dalam IEEE 802.3 Klausa 36 saat mengirim /I2/ Set Pesanan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® Stratix® 10 FPGA IP, Anda mungkin melihat perbedaan berjalan /I2/ Ordered Set yang salah dalam mode 1GbE.

    Menurut IEEE 802.3 Klausul 36, /I2/ Ordered Set harus /K28.5-/D16.2+/ selama durasi IDLE.

    Namun, 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® Stratix® 10 FPGA IP dapat menghasilkan disparitas berjalan terbalik /I2/ Ordered Set yaitu /K28.5+/D16.2-/.

    Resolusi

    Patch tersedia untuk memperbaiki masalah ini untuk Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 21.2.

    Unduh dan instal Patch 0.45 dari tautan berikut:

    Masalah ini diperbaiki dimulai dengan Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 22.3.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.