ID Artikel: 000092062 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/10/2022

Mengapa performa menurun dalam revisi implementasi Rekonfigurasi Parsial jika dibandingkan dengan revisi dasar?

Lingkungan

    Perangkat Lunak Desain Intel® Quartus® Prime
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin melihat degradasi performa dalam revisi implementasi Rekonfigurasi Parsial (PR) jika dibandingkan dengan revisi dasar karena dalam revisi implementasi PR, penempatan dan perutean ditetapkan di wilayah statis. Hal ini memengaruhi fleksibilitas penempatan dan perutean di wilayah PR.

Resolusi

Untuk mengurangi degradasi performa dalam revisi implementasi PR, ikuti langkah-langkah berikut:

  1. Pastikan sumber daya periferal ditempatkan dekat dengan logika terkait.
  2. Meminimalkan jumlah sinyal antara sumber daya perifer yang melintasi wilayah PR.
  3. Untuk sinyal yang tersisa:
    • Tambahkan register pipelining yang cukup.
    • Buat denah lantai untuk logika interkoneksi yang melintasi wilayah PR sehingga berjalan di sepanjang batas wilayah PR seperti saluran.
  4. Kunci kawat port batas PR-LUT (akhiran ~IPORT/~OPORT) di sisi wilayah PR yang terhubung ke wilayah statis. Pastikan juga dekat dengan batas wilayah PR.

Produk Terkait

Artikel ini berlaku untuk 4 produk

FPGA dan SoC FPGA Intel® Agilex™
Intel® Arria® 10 FPGA dan SoC FPGA
Intel® Cyclone® 10 FPGA
Intel® Stratix® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.