ID Artikel: 000092243 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 08/02/2023

Galat(19433): Transfer antara perifer dan DSP atau RAM (nama sinyal) melalui sel logika (nama sinyal) akan membuat transfer waktu menjadi tidak mungkin

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin mendapatkan pesan galat ini saat mengkompirasi desain yang menghubungkan Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP untuk Memblokir RAM secara langsung dengan menggunakan Perangkat Lunak Intel® Quartus® Prime Edisi Pro.

    Resolusi

    Anda dapat menghindari galat ini dengan menambahkan satu atau beberapa tahapan saluran antara Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP dan RAM Blok.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.