ID Artikel: 000092261 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/08/2023

Mengapa ada pelanggaran Lebar Pulsa Minimum saat menggunakan perangkat khusus Intel® Stratix® 10 atau Intel Agilex® 7 FPGA REFCLK_GXB menyematkan ke clock refclk IOPLL?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    IOPLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition, Anda mungkin melihat pelanggaran Lebar Pulsa Minimum pada pin refclk pll Anda saat menggunakan pin REFCLK_GXB khusus untuk mencatat refclk IOPLL.

Target untuk pelanggaran Lebar Pulsa Minimum biasanya adalah <nama pin refclk>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

Resolusi

Untuk menghindari kesalahan, tambahkan batasan Synopsys* Design Constraints File (.sdc) berikut:

disable_min_pulse_width [get_cells <nama pin refclk>~inputFITTER_INSERTED_FITTER_INSERTED]

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Stratix® 10 FPGA dan SoC FPGA
FPGA dan SoC FPGA Intel® Agilex™

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.