ID Artikel: 000092374 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 18/04/2023

Mengapa data dari register output saya salah?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 22.3 dan sebelumnya untuk perangkat Intel Agilex® 7, Anda mungkin melihat data diambil sampelnya di edge yang naik sementara desain menggunakan sampling edge yang jatuh. Masalah ini terjadi ketika penugasan FAST_OUTPUT_REGISTER diaktifkan, dan tepi bawah clock digunakan. ® Intel Agilex 7 perangkat, register di sel I/O tidak mendukung sampling edge yang terjatuh.

    Tidak ada pesan peringatan atau galat.

    Resolusi

    Untuk mengatasi masalah ini, gunakan tepi naik dari clock yang terbalik atau jangan terapkan register di sel I/O.

    Versi mendatang dari Perangkat Lunak Intel® Quartus® Prime Edisi Pro dijadwalkan untuk menghasilkan pesan galat/peringatan untuk situasi ini.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Agilex™ 7 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.