Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 22.3, file .sdc yang dihasilkan untuk Multirate Ethernet F-tile Intel® FPGA IP membatasi port o_clk_rec_div dan o_clk_rec_div64 secara tidak tepat. Kendala yang tidak tepat ini dapat menyebabkan kegagalan fungsional saat menggunakan kekayaan intelektual (IP) ini.
Frekuensi yang tepat untuk o_clk_rec_div64 (ditampilkan sebagai rx_clkout dalam laporan waktu) adalah 161,1328125 MHz untuk desain 10G & 40G dan 402,83203125 MHz atau 415,0390625 MHz untuk tingkat lainnya.
Frekuensi yang tepat untuk o_clk_rec_div (ditampilkan sebagai rx_clkout2 dalam laporan waktu) adalah 156,25 MHz untuk 10G, 312,5 MHz untuk desain 40G dan 390,625 MHz untuk tingkat lainnya.
Untuk mengatasi masalah ini, dimungkinkan untuk mengganti batasan tingkat IP dengan menentukan batasan periode clock baru dalam file Project Synopsys Design Constraints (SDC) tingkat atas.
Dalam contoh berikut, clock *rx_pld_pcs_clk_ref dan *rx_user_clk_ref akan diganti sehingga frekuensi rx_clkout dan rx_clkout2 diperoleh dengan cara yang bersih.
Clock ini adalah jam utama untuk rx_clkout dan rx_clkout2.
- set clk_target [get_clock_info -target IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- set clk_target [get_clock_info -target IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.
