ID Artikel: 000092498 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/08/2023

Mengapa port o_clk_rec_div dan o_clk_rec_div64 tidak dibatasi dengan benar saat memeriksa laporan waktu Intel® FPGA Hard IP Ethernet F-tile?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 22.3, berkas .sdc yang dihasilkan untuk Ethernet F-tile Intel® FPGA Hard IP secara tidak benar membatasi port o_clk_rec_div dan o_clk_rec_div64 . Kendala yang tidak tepat ini dapat menyebabkan kegagalan fungsional saat menggunakan kekayaan intelektual (IP) ini.

    Frekuensi yang tepat untuk o_clk_rec_div64 (ditampilkan sebagai rx_clkout dalam laporan waktu) adalah 161,1328125 MHz untuk desain 10G dan 40G dan 402,83203125 MHz atau 415,0390625 MHz untuk kecepatan lainnya.

    Frekuensi yang tepat untuk o_clk_rec_div (ditampilkan sebagai rx_clkout2 dalam laporan waktu) adalah 156,25 MHz untuk 10G, 312,5 MHz untuk desain 40G, dan 390,625 MHz untuk kecepatan lainnya.

    Resolusi

    Untuk mengatasi masalah ini, dimungkinkan untuk mengganti batasan tingkat IP dengan menentukan batasan periode clock baru di file proyek Synopsys Design Constraints (SDC) proyek tingkat atas.

    Dalam contoh berikut, jam * rx_pld_pcs_clk_ref dan *rx_user_clk_ref ditimpa sehingga frekuensi rx_clkout dan rx_clkout2 diturunkan dengan cara yang bersih.
    Jam ini adalah jam master untuk rx_clkout dan rx_clkout2.

    • set clk_target [get_clock_info -target IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
    • create_clock -tambahkan -titik 2,095 -nama IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
    • Tetapkan clk_target [get_clock_info -target IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
    • create_clock -tambahkan -titik 2,226 -nama IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target

    Masalah ini diperbaiki dimulai dengan Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 22.4.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    FPGA dan SoC FPGA Intel® Agilex™ Seri I

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.